作者|ZeR0 編輯|漠影

邁向Chiplet時代！中國生態發展正當時。?

芯東西8月9日報道，今日中國Chiplet開發者大會在無錫舉行。近年來，集成電路行業因摩爾定律逐漸失效而陷入困境。Chiplet（芯粒）技術作為熱門的“換道超車”的技術方案受到廣泛關注。作為先進封裝技術的代表，Chiplet將復雜芯片拆解成一組具有單獨功能的小芯片單元die（裸片），通過die-to-die的方式將模塊芯片和底層基礎芯片封裝組合在一起，形成系統芯片。

(資料圖片)

通過這種方式，不同工藝節點的Chiplet可以被搭配組合，從而創建具有不同功能集的產品，這樣既能滿足日益多元化、差異化的下游需求，又相較整塊芯片采用先進制程顯著降低成本。

中國工程院院士許居衍在會上致辭，中國工程院院士鄔江興，芯耀輝科技聯合創始人、總裁兼CTO李孟璋，蘇州銳杰微董事長方家恩，上海芯和半導體聯合創始人、高級副總裁代文亮，北京超摩科技CEO范靖，深圳奇普樂CEO許榮峰等產學界專家同臺，通過一系列干貨豐富的報告分享，對中國Chiplet產業鏈各環節的關鍵技術、應用進展、機遇與挑戰等熱點議題集中探討。

01.許居衍院士：芯粒是一種“新IP”，將改變設計范式

在致辭環節，中國工程院院士許居衍提出四點建議：1）研討芯粒內涵，引導共識；2）轉化潛在優勢，貢獻智慧；3）學術研討同時，推動實踐；4）建言政府關注，尋求支持。

他談道，芯粒不是早就有之，而是軟、硬IP之外的一種“新IP”，芯粒是單片無法提高功能數和算/存力發展階段的產物。一方面，功能數、異構性增加，而單片又受限于光罩尺寸，要求功能分解再堆疊集成；另一方面，算力、存力增加，而架構又受限于存貯程序，要求近存計算。隨著應用進入高算力時代，這些因素推動硅單片集成走向基于芯粒的異構集成。

許居衍院士說，芯粒將改變Fabless、電子系統的“設計范式”。芯粒在成就“巨大”芯片的同時，也改變了單片SoC集成的難處。它便于靈活“混合-搭配”，使定制專用（DSA）在“市場小”下成為可能，使設計電路如同“搭積木”成為可能。它也便于電子設備小型化，基于芯粒的異構堆疊集成使“板”上芯片小型化，既能緩解熱分布問題，又能“拉近”存算功能。

目前我國在芯粒領域的優勢包括：建設首個“國家IC特色工藝與封測制造業創新中心”，擁有全球前四、國內最早進入先進封裝的企業，已提出兩種芯粒互聯協議標準，擁有晶圓制造線和掩膜制造企業、集成電路與微系統國家重點實驗室、一度領先全球的超級計算機太湖之光等等。

在兼顧學術與實踐方面，許居衍院士探討了一些可能的途徑：1）以高性能計算（太湖之光）為抓手，對之進行“功能分解”，對需要新增添的異構性以及相應技術（如EDA）一一列出，尋找解決辦法。2）在時期成熟基礎上，以MPW形式，制造掩膜、流片。3）在現有基礎上，集中優選一、兩種先進封裝，進行工程化開發。

最后，他呼吁政府提供準確的發展方向、詳細的路徑，為芯粒產業發展提供支持。

02.鄔江興院士：SDSoW是中國內涵自信自強“芯”基石

隨后，中國工程院院士鄔江興進行報告分享。他談道，Chiplet是世界集成電路發展新方向，隨著標準及工具的統一和生態爆發，Chiplet迎來快速發展，Chiplet工藝加速涌現和成熟，英特爾、英偉達、AMD、蘋果、特斯拉、Cerebras等均推出相關產品，Chiplet封裝產能呈現供不應求的趨勢。

要想不被“卡脖子”，方向/路線選擇至關重要。如何實現體系結構融合集成電路工藝進步的創新？鄔江興院士強調，互連體制創新是必要前提。受人腦啟迪，其團隊在2008年提出軟件定義計算結構，2009年提出軟件定義互連概念，2019年推出世界首款SDI芯片——軟件定義支持RapidIO、Ethernet和FC協議的互連芯片。

鄔江興院士介紹了一種融合創新路線——軟件定義晶上系統（SDSoW），它由晶上封裝系統（CoWoS）和領域專用軟硬件協同計算架構（DSA）組合，形成連乘效應。芯東西曾在《僅靠Chiplet，救不了中國芯》文章中對SDSoW技術路線進行詳細報道。

Chiplet是“微電子”視角的芯片工程技術路線創新，而SDSoW是“系統”視角的系統工程技術路線創新，SDSoW比Chiplet具有更高的技術維度。SDSoW既要復用Chiplet的芯粒、工藝、工具等共性技術，又要擴展開發大尺寸晶圓基板、大規模芯粒集成、軟件定義結構設計等工藝、工具等個性技術；既要能破解當下“被卡脖子”的困局，又能變革傳統的系統工程技術路線。

鄔江興院士總結說，SDSoW可獲得指數量級系統性增益，僅靠微電子工藝技術進步無法獲得體系結構帶來的連乘增益，SDSoW既是突破制裁封鎖時局的一條生路，也可在系統級產品上獲得“與高手博弈”的能力。

03.超摩科技范靖：高性能CPU Chiplet面臨四大挑戰，大量“靈魂問題”待解

北京超摩科技CEO范靖重點探討了高性能CPU Chiplet設計中的挑戰與機遇，并拋出一連串的“靈魂問題”。

范靖說，AI大模型時代需要更高性能的緊耦合的CPU，構建大模型所需超高算力系統離不開高性能CPU、離不開高性能低延遲緩存一致性互連。Chiplet技術的應用是大勢所趨，是半導體產業摩爾定律之后的新增長曲線和必然路徑。據悉，目前超過25%的高性能CPU和GPU都采用了Chiplet技術設計，包括英特爾、AMD、英偉達、海思、Marvell、亞馬遜等等。

Chiplet技術為高性能CPU設計帶來了革新性機會，有助于打破芯片總線邊界、算力上限、緩存容量上限，能夠助力高性能芯片降低開發及量產成本、加快芯片開發周期、發揮靈活性優勢。

Chiplet技術也為國產先進工藝下量產CPU帶來的機遇：1）在工藝不成熟、沒IP可用的情況下，只需要STD、SRAM就行；2）在良率不高的情況下，Chiplet的好處是良率提升；3）在產能不高的情況下，Chiplet能實現用最小產能服務最多的芯片。Chiplet能最大程度提取先進工藝的好處，最有效率地利用先進工藝產能。

基于Chiplet技術的高性能CPU設計面臨很多挑戰：隨著采用Chiplet設計的芯片規模越做越大，封裝復雜度上升，存在翹曲的風險，可靠性變差，還有算力增大、3D堆疊，導致散熱非常的挑戰。采用Chiplet設計還引入了額外的功耗、面積、延遲，直接影響性能并帶來NUMA （非統一內存訪問）distance問題。

范靖主要分享了CPU Chiplet設計的四個挑戰：

一是靈活性易用性如何實現，包括CPU核架構的選擇、如何用盡可能少的流片滿足不同產品對CPU核數的需求、如何在多die擴展時無縫實現核間緩存一致性、帶不帶外圍接口以及帶哪些和帶多少、Chiplet集成誰來完成、良率由誰來負責、故障診斷和調試手段、如何方便有效地完成CPU Chiplet和應用之間的軟件整合等問題。

二是如何解決互聯互通問題，包括做哪個標準、何時標準能融合、有沒有可能一個設計兼容多種協議、有了標準離完全的互聯互通還有多遠、訪存延遲問題等問題。

三是如何把CPU Chiplet做出價值來，包括CPU主頻更高、功耗及能效比更好、面積更好、系統級就緒、車規要求等。

四是供應鏈方面的挑戰，如先進工藝Access、封裝、Complete test coverage with CP、CP 分bing、RMA、物料增加對供應鏈管理難度的提升等難題。

04.高速Chiplet接口IP選型指南、關鍵技術與主要挑戰

芯耀輝科技聯合創始人、總裁兼CTO李孟璋將Chiplet生態的發展分為三個階段：2023年及以前是早期；大約2023年達到中間形態，進入生態成長期；預計到2027年形成最終格局，進入生態成熟期。他著重分享了高速Chiplet接口IP的發展與挑戰。

李孟璋認為，Chiplet發展需要產業鏈及技術升級配合。拆分來看，多個Chiplet整合涉及：1）封裝技術，高密度、大帶寬布線的“先進封裝技術”和提升多個Chiplet之間布線的數量并提升信號傳輸質量；2）D2D IP，面積小、功耗低、高帶寬的高速接口設計；3）協議標準，統一標準保證不同Chiplet之間能順利完成數據交互。

系統分割設計涉及設計方法及系統架構，包括將完整的大系統劃分成多個Chiplet的設計和驗證過程及方法，以及完整的設計流程以及研制配套的設計輔助工具。

并口、串口D2D IP兩種技術如何選擇？李孟璋分享說，兩種技術路線的選擇取決于三個因素：1）芯片系統性能的需求，如延時、能耗、總帶寬等；2）芯片物理實現的限制，如芯片面寬，bumppitch等；3）封裝的選擇和設計限制，如封裝層數、封裝厚度、線寬線距等。

D2D IP接口IP的主要挑戰包括Bump Map和Routing優化、封裝設計和SI、SI分析、PI、量產測試等。芯耀輝具備完整的D2D和C2C解決方案，在芯片設計、系統設計、生產測試三個維度覆蓋Chiplet對D2D、C2C接口IP的需求。

D2D互連技術標準是Chiplet的關鍵。蘇州銳杰微董事長方家恩圍繞用于Chiplet芯片高速互聯D2D的關鍵技術和應用輸出了大量的技術干貨及多個IP仿真及封裝案例。

據他分享，銳杰微是一家提供全流程Chiplet及高端芯片封測制造方案商，具有數百項芯片封裝項目管理和交付經驗，自研有Chiplet 工藝開發，自成立之初一直瞄準國內高端處理器，想要打造國產全流程Chiplet解決方案。其高端芯片先進封測一站式解決方案有助于提升產品集成度與性能指標，降低產品功耗。

05.為Chiplet量身定做EDA方案，芯片設計平臺加速Chiplet開發生產

上海芯和半導體聯合創始人兼高級副總裁代文亮認為Chiplet實現的三個關鍵技術包括：1）Die-to-Die互連；2）先進封裝3D異構集成；3）設計流程和EDA工具。

芯和半導體提供/3D多芯片Chiplet EDA解決方案，為3DIC Chiplet量身定做，涉及定制化網格、跨尺度電磁仿真引擎、支持云計算的HPC高性能分布并行式計算等技術。在滿足精度情況下，其大容量跨尺度引擎相較友商產品可將仿真速度加速10倍。芯和針對異構集成的Metis解決方案已被眾多國際領先Chiplet設計客戶采用。

深圳奇普樂CEO許榮峰主要介紹了其客戶自定義Chiplet芯片設計平臺Chipuller。所謂客戶定義芯片設計是指讓終端定義并設計芯片。

高密度硅互連與堆疊是Chiplet芯片設計平臺的技術基石之一。硅上互連通過硅晶板來連接芯粒，是現在Chiplet技術在異構集成技術上的一個重要探索。它使用硅晶板將各個芯粒以硅后物理IP的形式高密度集成；以這種集成方式，其集成效能和集成性能與SoC內部的IP復用等效。

傳統意義上的CAD設計軟件只能在本地部署，針對”單點”提供軟件服務。Chipuller則可以實現客戶部署的靈活性，實現軟件形態多樣化，如果客戶想要私有化部署的版本，那也可以用云原生的形態來快速實現。其封裝設計工具通常支持創建可重用的組件和模塊，并具有自動化代碼生成和驗證功能，支持創建可重用的組件和模塊，并支持多個開發人員團隊協作功能，允許多個開發人員同時參與封裝設計的過程，這有助于減少客戶定制化產品的開發、生產時間及成本。

許榮峰說，基于靈活的可編輯化Chiplet設計工具（如Chipuller）的互連設計，搭配Chiplet library的模塊化建設，或將形成更為規范且可快速落地生產的參考設計方案。同時Chipuller也更加安全，能保護涉及IP免遭逆向工程的侵擾。

06.結語：中國Chiplet生態發展正當時，Chiplet開發者大賽啟動

為了推動后摩爾時代集成電路技術與產業高質量發展，中國Chiplet開發者大會聚焦Chiplet原生技術標準，借助資本力量，聚集Chiplet技術生態鏈條企業，推動企業的交流研討和技術創新，促進圍繞Chiplet標準與技術的戰略合作和共建共享，形成技術資源、人才資源、產業資源高效流動的產業生態，實現產學研用資融合。

除了豐富的干貨報告外，現場還舉行了芯光互連產業基金簽約、Chiplet開發者大賽啟動儀式。本次大賽旨在圍繞我國原生Chiplet標準形成設計生態，借助以芯光互連產業基金為主的資本力量、以芯光互連技術研究院為主的技術與孵化平臺、CCITA聯盟及相關產業資源，推動我國新型集成電路產業持續發展。

大賽采用開放式自主命題，面向數據中心、車載、消費電子等應用場景，在面向Chiplet架構設計的前提下鼓勵設計創新。本次大賽共有三個賽道：1）基于Chiplet架構的SOC芯片；2）面向Chiplet應用的接口IP與功能芯粒；3）面向Chiplet應用的EDA工具。

參賽團隊須在2023年10月31日前通過中國計算機互連技術聯盟官方網站（）填寫報名信息，并提交參賽作品相關材料。一等獎、二等獎、三等獎項目如總部落地無錫錫山區，納入芯光互連產業基金備投庫，分別可給予最高500萬、300萬、100萬元的天使投資。

關鍵詞：